FPGA具備哪五大優(yōu)勢？

時間：2020-04-15

FPGA技術(shù)的五大優(yōu)勢

性能、上市時間、成本、穩(wěn)定性、長期維護

性能— 利用硬件并行的優(yōu)勢，F(xiàn)PGA打破了順序執(zhí)行的模式，在每個時鐘周期內(nèi)完成更多的處理任務，追趕了數(shù)字信號處理器（DSP）的運算能力。著名的分析與基準測試公司BDTI，發(fā)布基準表明在某些應用方面，F(xiàn)PGA每美元的處理能力是DSP解決方案的多倍。2在硬件層面控制輸入和輸出（I/ O）為滿足應用需求提供了較快速的響應時間和專業(yè)化的功能。

上市時間— 盡管上市的限制條件越來越多，F(xiàn)PGA技術(shù)仍提供了靈活性和快速原型的能力。用戶可以測試一個想法或概念，并在硬件中完成驗證，而*經(jīng)過自定制ASIC設計漫長的制造過程。3由此用戶就可在數(shù)小時內(nèi)完成逐步的修改并進行FPGA設計迭代，省去了幾周的時間。商用現(xiàn)成（COTS）硬件可提供連接至用戶可編程FPGA芯片的不同類型的I/O。高層次的軟件工具的日益普及降低了學習曲線與抽象層，并經(jīng)常提供有用的IP核（預置功能）來實現(xiàn)**控制與信號處理。

成本— 自定制ASIC設計的非經(jīng)常性工程（NRE）費用遠遠**過基于FPGA的硬件解決方案所產(chǎn)生的費用。 ASIC設計初期的巨大投資表明了原始設備制造商每年需要運輸數(shù)千種芯片，但更多的較終用戶需要的是自定義硬件功能，從而實現(xiàn)數(shù)十至數(shù)百種系統(tǒng)的開發(fā)?？删幊绦酒奶匦砸馕吨脩艨梢怨?jié)省制造成本以及漫長的交貨組裝時間。系統(tǒng)的需求時時都會發(fā)生改變，但改變FPGA設計所產(chǎn)生的成本相對ASCI的巨額費用來說是微不足道的。

穩(wěn)定性— 軟件工具提供了編程環(huán)境，F(xiàn)PGA電路是真正的編程“硬”執(zhí)行過程。基于處理器的系統(tǒng)往往包含了多個抽象層，可在多個進程之間計劃任務、共享資源。驅(qū)動層控制著硬件資源，而操作系統(tǒng)管理內(nèi)存和處理器的帶寬。對于任何給定的處理器內(nèi)核，一次只能執(zhí)行一個指令，且基于處理器的系統(tǒng)時刻面臨著嚴格**的任務相互取占的風險。而FPGA不使用操作系統(tǒng)，擁有真正的并行執(zhí)行和專注于每一項任務的確定性硬件，可減少穩(wěn)定性方面出現(xiàn)問題的可能。

長期維護— 正如上文所提到的， FPGA芯片是現(xiàn)場可升級的，*重新設計ASIC所涉及的時間與費用投入。舉例來說，數(shù)字通信協(xié)議包含了可隨時間改變的規(guī)范，而基于ASIC的接口可能會造成維護和向前兼容方面的困難?？芍匦屡渲玫腇PGA芯片能夠適應未來需要作出的修改。隨著產(chǎn)品或系統(tǒng)成熟起來，用戶*花費時間重新設計硬件或修改電路板布局就能增強功能。

詞條
詞條說明
LDO廠家告訴你基本含義
LDO 是一種線性穩(wěn)壓器，使用在其飽和區(qū)域內(nèi)運行的晶體管或場效應管（FET），從應用的輸入電壓中減去**額的電壓，產(chǎn)生經(jīng)過調(diào)節(jié)的輸出電壓。所謂壓降電壓，是指穩(wěn)壓器將輸出電壓維持在其額定值上下 100mV 之內(nèi)所需的輸入電壓與輸出電壓差額的較小值。正輸出電壓的LDO（低壓降）穩(wěn)壓器通常使用功率晶體管（也稱為傳遞設備）作為 PNP。這種晶體管允許飽和，所以穩(wěn)壓器可以有一個非常低的壓降電壓，通常為 200
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