全面解析FPGA基礎(chǔ)知識(shí)

時(shí)間：2020-04-15作者：深圳市科電電子有限公司瀏覽：390

1）、 FPGA簡介

FPGA普遍用于實(shí)現(xiàn)數(shù)字電路模塊，用戶可對(duì)FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實(shí)現(xiàn)用戶的需求。它還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改。可以毫不夸張的講，F(xiàn)PGA能完成任何數(shù)字器件的功能，下至簡單的74電路，上**性能CPU，都可以用FPGA來實(shí)現(xiàn)。FPGA如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。

2）、FPGA整體結(jié)構(gòu)

FPGA架構(gòu)主要包括可配置邏輯塊CLB（Configurable Logic Block）、輸入輸出塊IOB（Input Output Block）、內(nèi)部連線（Interconnect）和其它內(nèi)嵌單元四個(gè)部分。

CLB是FPGA的基本邏輯單元。實(shí)際數(shù)量和特性會(huì)依器件的不同而改變，但是每個(gè)CLB都包含一個(gè)由4或6個(gè)輸入、若干選擇電路（多路復(fù)用器等）和觸發(fā)器組成的可配置開關(guān)矩陣。開關(guān)矩陣具有高度的靈活性，經(jīng)配置可以處理組合型邏輯、移位寄存器或 RAM。

FPGA可支持許多種I/O標(biāo)準(zhǔn)，因而可以為系統(tǒng)設(shè)計(jì)提供理想的接口橋接。FPGA 內(nèi)的I/O按bank分組，每個(gè)bank能獨(dú)立支持不同的I/O標(biāo)準(zhǔn)。目前較**的FPGA提供了十多個(gè)I/O bank，能夠提供靈活的I/O支持。

CLB 提供了邏輯性能，靈活的互連布線則負(fù)責(zé)在CLB和I/O之間傳遞信號(hào)。布線有幾種類型，從設(shè)計(jì)用于專門實(shí)現(xiàn) CLB 互連（短線資源）、到器件內(nèi)的高速水平和垂直長線（長線資源）、再到時(shí)鐘與其它全局信號(hào)的全局低skew布線（全局性**布線資源）。一般，各廠家設(shè)計(jì)軟件會(huì)將互連布線任務(wù)隱藏起來，用戶根本看不到，從而大幅降低了設(shè)計(jì)復(fù)雜性。

一般來說，器件型號(hào)數(shù)字越大，表示器件能提供的邏輯資源規(guī)模越大。在FPGA器件選型時(shí)，用戶需要對(duì)照此表格，根據(jù)業(yè)務(wù)對(duì)邏輯資源（CLB）、內(nèi)部BlockRAM、接口（高速Serdes對(duì)數(shù)）、數(shù)字信號(hào)處理（DSP硬核數(shù)）以及今后擴(kuò)展等多方面的需求，綜合考慮項(xiàng)目較合適的邏輯器件。

3）、FPGA開發(fā)流程

FPGA的設(shè)計(jì)流程就是利用EDA開發(fā)軟件和編程工具對(duì)FPGA芯片進(jìn)行開發(fā)的過程。

1、功能定義/器件選型：在FPGA設(shè)計(jì)項(xiàng)目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對(duì)工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。

2、 設(shè)計(jì)輸入：設(shè)計(jì)輸入指使用硬件描述語言將所設(shè)計(jì)的系統(tǒng)或電路用代碼表述出來。較常用的硬件描述語言是Verilog HDL。

3、 功能仿真：功能仿真指在邏輯綜合之前對(duì)用戶所設(shè)計(jì)的電路進(jìn)行邏輯功能驗(yàn)證。仿真前，需要搭建好測(cè)試平臺(tái)并準(zhǔn)備好測(cè)試激勵(lì)，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察各個(gè)節(jié)點(diǎn)信號(hào)的變化。如果發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)修改邏輯設(shè)計(jì)。常用仿真工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS等軟件。

4、 邏輯綜合：所謂綜合就是將較**抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標(biāo)與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計(jì)平面化，供FPGA布局布線軟件進(jìn)行實(shí)現(xiàn)。就目前的層次來看，綜合優(yōu)化是指將設(shè)計(jì)輸入編譯成由與門、或門、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實(shí)的門級(jí)電路。

5、布局布線與實(shí)現(xiàn)：布局布線可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的較佳布局，選擇邏輯與輸入輸出功能鏈接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件(如配置文件與相關(guān)報(bào)告)；實(shí)現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上。由于只有FPGA芯片生產(chǎn)商對(duì)芯片結(jié)構(gòu)較為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。

6、編程調(diào)試：設(shè)計(jì)的最后一步就是編程調(diào)試。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件(位數(shù)據(jù)流文件，Bitstream Generaon)，將編程數(shù)據(jù)加載到FPGA芯片中；之后便可進(jìn)行上板測(cè)試。最后將FPGA文件（如.bit文件）從電腦下載到單板上的FPGA芯片中。

4）、如何使用FPGA

FPGA開發(fā)完畢，較終得到驗(yàn)證好的加載文件。輸出加載文件后，即可開始正常業(yè)務(wù)處理和驗(yàn)證(以軟件加載方式為例，描述整個(gè)過程)

1、邏輯加載；

2、單板軟件加載邏輯后，需要復(fù)位邏輯；

3、復(fù)位完成后，軟件需等待等待一段時(shí)間至邏輯鎖相環(huán)工作穩(wěn)定；

4、軟件啟動(dòng)對(duì)邏輯的外部RAM、內(nèi)部Block RAM、DDRC等的自檢操作；

5、軟件完成自檢以后，對(duì)邏輯所有可寫RAM空間及寄存器進(jìn)行初始化操作；

6、初始化完畢，軟件參考邏輯芯片手冊(cè)配置表項(xiàng)及寄存器；

7、邏輯準(zhǔn)備好，可以開始處理業(yè)務(wù)。

5）、FPGA適用場(chǎng)景

FPGA適合非規(guī)則性多并發(fā)、密集計(jì)算及協(xié)議解析處理場(chǎng)景，例如人工智能、基因測(cè)序、視頻編碼、數(shù)據(jù)壓縮、圖片處理、網(wǎng)絡(luò)處理等各領(lǐng)域的加速。


深圳市科電電子有限公司專注于FPGA廠家,sensor廠家,LDO廠家,UVC,儲(chǔ)存快充芯片,環(huán)境光距離傳感器等

• 詞條

  詞條說明

• LDO基本原理詳解

  1. 導(dǎo)言現(xiàn)階段市面上無論哪些電子設(shè)備，只需牽涉到電就務(wù)必使用開關(guān)電源，電源的歸類有很多種多樣，例如開關(guān)電源電路、變頻電源、交流電這些。在手機(jī)端消費(fèi)性電子設(shè)備中，常見的有DCDC電源和LDO開關(guān)電源二種，DCDC的特點(diǎn)是高效率，可是噪聲大；LDO正相反，它是高效率低，噪聲小。這二種開關(guān)電源實(shí)際在什么情景下應(yīng)用不可以一概而論，通常來講，針對(duì)噪聲不特別敏感的數(shù)字電路設(shè)計(jì)多可以首先考慮到DCDC，而針對(duì)

• FPGA廠家簡介

  FPGA設(shè)計(jì)不是簡單的芯片研究，主要是利用 FPGA 的模式進(jìn)行其他行業(yè)產(chǎn)品的設(shè)計(jì)。 與 ASIC 不同，F(xiàn)PGA在通信行業(yè)的應(yīng)用比較廣泛。通過對(duì)**FPGA產(chǎn)品市場(chǎng)以及相關(guān)供應(yīng)商的分析，結(jié)合當(dāng)前我國的實(shí)際情況以及國內(nèi)良好的FPGA產(chǎn)品可以發(fā)現(xiàn)相關(guān)技術(shù)在未來的發(fā)展方向，對(duì)我國科技水平的全面提高具有非常重要的推動(dòng)作用。?與傳統(tǒng)模式的芯片設(shè)計(jì)進(jìn)行對(duì)比，F(xiàn)PGA 芯片并非單純局限于研究以及設(shè)計(jì)

• 【LDO廠家】LDO工作原理

  取樣電壓加在放大器A的反相輸入端，與加在同相輸入端的基準(zhǔn)電壓Uref相比較，兩者的差值經(jīng)放大器A放大后，控制串聯(lián)調(diào)整管的壓降，從而穩(wěn)定輸出電壓。當(dāng)輸出電壓Uout降低時(shí)，基準(zhǔn)電壓與取樣電壓的差值增加，比較放大器輸出的驅(qū)動(dòng)電流增加，串聯(lián)調(diào)整管壓降減小，從而使輸出電壓升高。相反，若輸出電壓Uout**過所需要的設(shè)定值，比較放大器輸出的前驅(qū)動(dòng)電流減小，從而使輸出電壓降低。供電過程中，輸出電壓校正連續(xù)進(jìn)行，

• LDO廠家應(yīng)用

  LDO的應(yīng)用非常簡單，很多LDO僅需在輸入端及輸出端各接一顆電容即可穩(wěn)定工作。在LDO的應(yīng)用中需要考慮壓差、靜態(tài)電流、PSRR等重要參數(shù)。在以電池作為電源的系統(tǒng)中，應(yīng)當(dāng)選擇壓差盡量低的LDO，這樣可以使電池較長時(shí)間為系統(tǒng)供電，比如NCP600，NCP629等等。靜態(tài)電流Iq是Iquiescent的縮寫，指芯片自身所消耗的電流。在一些低功耗應(yīng)用中，應(yīng)當(dāng)盡量選擇Iq小的LDO。一些工程師在設(shè)計(jì)低功耗系